カリキュラムモデル
分類番号 E204-018-2
| 訓練分野 | 電気・電子系（E） |
|---|---|
| 訓練コース | ＶＨＤＬによるトップダウン設計 |
| 訓練対象者 | ＡＳＩＣ（ＦＰＧＡ）の開発、トップダウン設計業務に従事し、この分野において中心的な役割を担う者 |
| 訓練目標 | ロジック回路設計分野における新たな手法である、機能記述言語（ＨＤＬ）によるトップダウン設計が脚光を浴びている。その新しい概念とＶｅｒｉｌｏｇ−ＨＤＬを用いた実践的な設計方法を習得する。 |
| 教科の細目 | 内容 | 訓練時間（H） |
|---|---|---|
| １．トップダウン設計の概要 | （１）回路図入力とトップダウン設計の違い （２）トップダウン設計に必要なツール紹介 （３）Ｖｅｒｉｌｏｇ−ＨＤＬ概要 （４）簡単な記述例 |
1 |
| ２．ネットリスト作成とシミュレーション | （１）データタイプと各種演算子 （２）ネットリスト作成方法 （３）マルチプレクサ回路図のネットリスト作成とシミュレーション |
1.5 |
| ３．機能記述と構文 | （１）簡単な機能記述説明 （２）入力パターン作成方法 （３）種々の構文 （４）乗算器の機能記述演習 |
3 |
| ４．サブルーチンと階層構造 | （１）サブルーチン作成方法と論理合成 （２）階層構造の仕組み （３）４ビットカウンタの設計実習 |
3 |
| ５．デモと総合実習 | （１）Ｖｅｒｉｌｏｇ−ＨＤＬの各種コマンド紹介 （２）デモ（シミュレータのグラフィック操作、デバッグ方法） （３）総合実習（ＡＬＵの設計） |
3 |
| ６．確認・評価 | （１）実習の全体的な講評および確認・評価 | 0.5 |
| 訓練時間合計 | 12 |
| 使用器具等 | パソコン、シミュレータ |
|---|